fr.wedoany.com Rapport : Intel propose, dans une demande de brevet, une nouvelle architecture de mémoire à large bande passante appelée mémoire inter-lots (XBM). Cette technologie utilise des transistors en back-end et une interface série UCIe pour permettre une intégration native des puces à moindre coût, avec un format de module visant à être compatible avec la norme HBM4. Ce brevet, déposé le 26 décembre 2024 et publié le 2 juillet 2026, est déposé uniquement par Intel et suit une voie technologique distincte du projet ZAM développé en collaboration avec SoftBank.
La conception de base du XBM remplace l’interface parallèle ultra-large de 1024 bits traditionnellement utilisée par la HBM par une liaison UCIe à 32 GT/s, éliminant ainsi le coûteux interposeur en silicium, réduisant la taille du boîtier et simplifiant sa complexité. Cette architecture repose sur un substrat situé en bas de l’empilement, chargé de la sérialisation et de l’émission-réception des signaux, et est qualifiée de solution « native pour la puce ». Le changement principal dans l’empilement de la mémoire XBM réside dans la structure des cellules mémoire : alors que les transistors DRAM traditionnels sont gravés dans la couche de silicium avant en bas de la puce, le XBM déplace les cellules 1T1C (un transistor, un condensateur) vers les couches métalliques arrière, en utilisant un procédé de fabrication de transistors en couche mince. Chaque puce a une capacité d’environ 1,5 Go, contient 768 blocs de données disposés en une grille de 32×24, divisés en 8 canaux, chaque canal étant lui-même subdivisé en 8 sous-canaux, avec une hauteur d’empilement de 8 couches, extensible à 16 couches. Toutes les puces mémoire sont assemblées via des « tranchées » de traversées de silicium et des interconnexions double face à large bande passante.
Intel met l’accent dans son brevet sur la conception de la réparabilité. Le substrat est équipé de canaux de réserve dédiés, d’une logique d’auto-réparation intégrée et de quatre sous-canaux redondants de matrice mémoire, qui peuvent être utilisés après l’assemblage de l’empilement pour remplacer les cellules défectueuses dans les puces supérieures. Ce mécanisme de « réparation après assemblage » vise à améliorer le rendement global des empilements de puces très hauts.
Le reste de la demande de brevet se concentre sur les méthodes d’encapsulation. Intel décrit une mémoire encapsulée et une structure « en surplomb inversé », visant à réduire la hauteur Z de l’empilement — alors que la mémoire encapsulée traditionnelle ajoute 300 à 350 micromètres — tout en supprimant les nervures de renfort utilisées pour contrôler le gauchissement, et en alimentant directement la DRAM à partir du régulateur de tension.
L’importance stratégique du déplacement des cellules DRAM vers l’arrière réside dans le fait que les transistors en back-end, déposés dans des lignes métalliques à basse température, ne nécessitent pas les procédés de silicium avant d’une fonderie DRAM dédiée. Les fonderies disposant de capacités en logique et en encapsulation avancée pourraient, en principe, fabriquer de la mémoire de niveau HBM via leurs propres lignes de production. Actuellement, la DRAM mondiale est produite par trois entreprises : SK Hynix, Samsung et Micron, SK Hynix détenant environ 60 % du marché de la HBM. Si la technologie des transistors en back-end parvient à un rendement et une densité viables, elle pourrait théoriquement ouvrir une quatrième voie de fabrication de la HBM.
Cependant, ce brevet n’est pour l’instant qu’une demande de brevet publiée, et non un brevet accordé ou un produit réel ; aucun chiffre spécifique de bande passante ou de rendement n’est mentionné dans le document. Le XBM ne doit pas être confondu avec l’architecture ZAM développée conjointement par Intel et la filiale de SoftBank, SAIMEMORY. Le ZAM utilise une technologie de liaison par fusion pour empiler neuf couches de DRAM, avec une épaisseur de silicium inter-couche d’environ 3 micromètres, et revendique une densité de bande passante environ deux fois supérieure à celle de la HBM4. Il doit être présenté lors du symposium VLSI 2026, avec un objectif de commercialisation en 2029. Le XBM, quant à lui, est une demande déposée uniquement par Intel, modifiant à la fois les transistors DRAM eux-mêmes et leur interface.
En termes de limitations, l’interface UCIe utilisée par le XBM atteint actuellement la limite supérieure de la norme à 32 GT/s, sans marge d’amélioration significative des performances. La capacité de production en série des DRAM à transistors en back-end n’a pas encore été publiquement validée, et le condensateur dans la cellule 1T1C est le composant le plus difficile à miniaturiser dans la DRAM. Ce projet le déplace vers l’arrière sans le supprimer, et le condensateur en back-end reste un maillon non encore réalisé dans les conditions de densité et de rendement de la HBM. Parallèlement, SK Hynix, Samsung et Micron avancent chacun sur leurs projets de DRAM 3D, SK Hynix visant un lancement de produit autour de 2030.
Intel a vendu son activité de mémoire flash NAND à SK Hynix en 2021 et a cessé la production de sa gamme de mémoire Optane en 2022. Bien que l’entreprise ne commercialise pas de produits HBM, cette demande de brevet montre qu’elle explore encore de nouvelles architectures mémoire. Dans le projet ZAM, développé en collaboration avec SoftBank, la fabrication effective de la DRAM est assurée par Powerchip, et non par Intel lui-même.
