fr.wedoany.com Rapport : Lors du symposium VLSI 2026, IBM a présenté une puce de recherche utilisant un procédé de fabrication de 0,7 nanomètre, intégrant près de 100 milliards de transistors, soit le double de la conception 2 nanomètres d'IBM en 2021. IBM estime qu'il faudra cinq ans pour que cette technologie atteigne la production en série.
Cette puce de 0,7 nanomètre présentée par IBM est un produit de démonstration en laboratoire, et non un produit commercial mature. IBM prévoit qu'elle atteindra la maturité de production « dans les cinq prochaines années » au plus tôt, tout en ouvrant la voie à une décennie de miniaturisation. IBM indique que cette démonstration vise à prouver qu'il est techniquement possible de réaliser une intégration CMOS (le procédé de fabrication dominant pour les puces logiques) en dessous du seuil de 1 nanomètre.
IBM reconnaît que l'appellation « 0,7 nanomètre » n'est pas une mesure physique précise, mais une étiquette générationnelle. Les nœuds de procédé modernes désignent l'état de la technologie de fabrication, et non les dimensions structurelles spécifiques sur la puce ; les longueurs et espacements réels des grilles sont bien supérieurs à 0,7 nanomètre en pratique. Cette expression vise principalement à illustrer la transition de l'ère nanométrique à l'échelle atomique.
Selon IBM, par rapport à son prédécesseur 2 nanomètres, la nouvelle puce peut offrir jusqu'à 50 % de performances en plus, ou une réduction de la consommation d'énergie allant jusqu'à 70 % à performances égales. Cela correspond aux gains de performances réalisés par la puce 2 nanomètres de 2021 par rapport à son prédécesseur 7 nanomètres.
Le cœur technologique de cette annonce est une nouvelle architecture de transistors appelée Nanostack. Cette architecture s'appuie sur la technologie Nanosheet, démontrée pour la première fois sur du matériel par IBM en 2017. Les GAAFETs (transistors à effet de champ à grille entourante) à nanofeuillets utilisés sont aujourd'hui considérés comme l'architecture de transistors de pointe de l'industrie, et TSMC et Samsung les utilisent pour fabriquer leurs puces actuelles en 2 nanomètres.
Nanostack étend cette architecture à une troisième dimension : les transistors ne sont plus disposés côte à côte, mais empilés verticalement et placés en quinconce. IBM appelle cela « l'intégration séquentielle 3D » (3D Sequential Integration). Cela permet non seulement une densité de transistors plus élevée sur une même surface de puce, mais aussi l'utilisation de différentes combinaisons de matériaux par couche, permettant une optimisation couche par couche des performances et de l'efficacité énergétique.
IBM a validé cette architecture par plusieurs expériences. IBM a réussi à connecter des couches de puces empilées via des couches isolantes épaisses de seulement quelques atomes, une condition préalable fondamentale à l'empilement 3D des transistors sans interférence électrique entre les couches. De plus, IBM a démontré ce qu'on appelle l'ingénierie à double canal (Dual-Channel Engineering), utilisant deux matériaux semi-conducteurs différents pour les transistors de type n et de type p, permettant ainsi d'optimiser indépendamment leurs performances ou leur efficacité énergétique. Selon IBM, des inverseurs CMOS fonctionnels ont été exécutés sur la puce Nanostack ; ils représentent le circuit le plus fondamental de la logique numérique, et leur commutation correcte est considérée comme la preuve que cette architecture peut effectuer des calculs réels.
Lors du symposium VLSI 2026 (l'une des conférences professionnelles les plus importantes pour la recherche en semi-conducteurs), les chercheurs d'IBM ont également rapporté une réduction de 40 % de la surface de la SRAM (mémoire statique à accès aléatoire, c'est-à-dire la mémoire rapide des puces) par rapport à la conception Nanosheet. Cela pourrait être particulièrement bénéfique pour les charges de travail d'intelligence artificielle qui nécessitent une bande passante mémoire élevée.
IBM ne produit plus elle-même de puces à grande échelle. Depuis la vente de ses activités de fabrication de semi-conducteurs à Globalfoundries en 2015, IBM est principalement une société de recherche en semi-conducteurs. Cette nouvelle démonstration vise à consolider la position d'IBM dans ce domaine.
Les grands fabricants se dirigent également vers le seuil de 1 nanomètre. TSMC aurait mis en production de masse son procédé 2 nanomètres (N2) au second semestre 2025, les puces clients basées sur N2 étant attendues en 2026, et la production en 1,4 nanomètre suivra fin 2028. TSMC a prévu d'atteindre un procédé de niveau 1 nanomètre d'ici 2030. Selon les médias sud-coréens, Samsung prévoit une production à grande échelle de son procédé 1 nanomètre au cours de l'année 2029. La démonstration d'IBM semble également viser à offrir aux fabricants une perspective au-delà du seuil de 1 nanomètre.
Récemment, IBM a également annoncé la création d'Anderon, une filiale indépendante détenue à 100 %, spécialisée dans la fabrication de puces quantiques. Anderon vise à devenir la première fonderie quantique pure au monde, produisant des wafers de 300 mm pour les qubits supraconducteurs (qubits basés sur des circuits supraconducteurs). Le département du Commerce des États-Unis a indiqué, en vertu de la loi CHIPS and Science Act, son intention de fournir un financement d'un milliard de dollars, et IBM prévoit d'investir un milliard de dollars supplémentaires ainsi que des technologies et du personnel. Cette lettre d'intention est conditionnée à la signature d'un contrat avec le gouvernement américain.
