fr.wedoany.com Rapport : SK Hynix, en collaboration avec TetraMem et des chercheurs de l’Université de Californie du Sud, a développé un système sur puce (SoC) à mémoire résistive pour le calcul en mémoire (IMC), spécialement conçu pour les appareils AI en périphérie. Cette puce vise à accélérer l’inférence des réseaux neuronaux dans les modèles d’IA légers, avec une consommation énergétique ne représentant qu’une fraction de celle des GPU ou NPU haut de gamme. Ce SoC, principalement une puce de validation de concept, offre une performance maximale théorique d’environ 2,54 TOPS, soit 16 fois inférieure aux exigences de Microsoft Copilot+.
Le calcul en mémoire (IMC) accélère les réseaux neuronaux en effectuant des calculs analogiques directement à l’intérieur des matrices de stockage, réduisant ainsi les transferts de données et la consommation énergétique. Cependant, la convolution en profondeur (DWC), opération centrale des réseaux légers comme MobileNet, effectue un filtrage indépendant par canal avec une réutilisation limitée des données, ce qui rend difficile son mappage efficace sur les matrices croisées traditionnelles. Pour surmonter cette limitation, les chercheurs ont développé un SoC combinant des matrices croisées IMC classiques et une architecture IMC basée sur des mémoires résistives optimisée spécifiquement pour la DWC.
Le SoC développé conjointement repose sur un processeur RISC-V intégré pour ordonnancer les charges de travail et comprend 10 unités de traitement neuronal (NPU). Parmi elles, une NPU est dédiée à la convolution en profondeur, tandis que les neuf autres exécutent des opérations ponctuelles et denses. Chacune des neuf NPU contient une matrice croisée de 256×256 mémoires résistives pour effectuer des multiplications vecteur-matrice analogiques (VMM) ; 256 DAC 8 bits pour convertir les activations numériques en tensions analogiques ; 256 ADC 8 bits pour reconvertir les sorties analogiques en valeurs numériques ; ainsi que des circuits périphériques supplémentaires pour la lecture, l’écriture, la programmation et le contrôle des matrices croisées. La NPU optimisée pour la DWC remplace les matrices traditionnelles par huit blocs spécialisés de matrices croisées en zigzag de 252×28, tout en conservant les DAC et ADC. SK Hynix a développé et fabriqué les dispositifs à mémoire résistive, intégrant les cellules résistives au-dessus d’un circuit CMOS 65 nm grâce à son procédé de fabrication en back-end.
Cette NPU optimisée pour la DWC est une caractéristique clé du SoC. Pour accélérer la convolution en profondeur, TetraMem a remplacé les lignes de sélection droites utilisées dans les matrices croisées 1T1R traditionnelles par une topologie en zigzag. Cette NPU comprend huit blocs de matrices croisées de 252×28, dont les lignes de sélection diagonales activent 252 cellules mémoire réparties sur 28 colonnes, permettant ainsi à 28 convolutions 3×3 indépendantes de s’exécuter en parallèle, tout en utilisant 100 % de la matrice pour le stockage des poids. Les neuf autres NPU conservent les matrices croisées 1T1R traditionnelles pour les couches ponctuelles 1×1 et denses, maintenant ainsi le débit et l’efficacité énergétique du calcul en mémoire classique.
Pour démontrer cette architecture, les chercheurs ont déployé un réseau neuronal MobileNetV1Small personnalisé pour le benchmark Visual Wake Words. Ce réseau comprend environ 36 000 paramètres ; toutes les couches de convolution en profondeur sont mappées sur la NPU dédiée, et les couches ponctuelles sur les autres NPU. Étant donné que le matériel IMC basé sur des mémoires résistives exécute nativement des multiplications vecteur-matrice analogiques non signées, les entrées et les poids sont quantifiés en valeurs non signées sur 8 bits avant l’exécution. La précision effective de chaque dispositif à mémoire résistive ne pouvant être programmée qu’à un peu plus de 2 bits, la conception utilise une technique de compensation à double sous-réseau pour porter la précision effective des poids à environ 4 bits.
En termes de précision, le SoC atteint une précision d’inférence de bout en bout de 80,36 %, correspondant au modèle logiciel 4 bits correspondant. En termes de performance, le SoC offre un débit maximal de 0,254 TOPS par NPU, avec une efficacité énergétique de 21,3 TOPS/W à 100 MHz et de 11,9 TOPS/W à 400 MHz. Selon les auteurs, malgré une fabrication avec un procédé 65 nm plus ancien, cette performance surpasse les accélérateurs IMC basés sur SRAM publiés. L’article conjoint affirme que l’efficacité énergétique de ce SoC est d’un ordre de grandeur supérieure à celle du NVIDIA A100 INT8, mais ces affirmations restent largement non vérifiées.
Les chercheurs de SK Hynix, TetraMem et de l’Université de Californie du Sud ont développé un SoC IMC basé sur des mémoires résistives, caractérisé par un nouvel accélérateur de convolution en profondeur améliorant l’utilisation des matrices croisées pour les charges de travail d’IA légères. Les partenaires ont réussi à fabriquer et à faire fonctionner cette puce en utilisant un procédé technologique 65 nm obsolète, atteignant une efficacité énergétique de 21,3 TOPS/W et une précision d’inférence comparable à celle d’un modèle logiciel 4 bits. Bien que cette architecture valide la faisabilité de l’approche, l’article ne divulgue pas toutes les performances du SoC, et il n’est pas clair si les 10 NPU de la puce peuvent toutes fonctionner en saturation.
