fr.wedoany.com Rapport : SK Hynix, en collaboration avec TetraMem et l’Université de Californie du Sud, a développé un SoC de calcul en mémoire basé sur des memristors, destiné à améliorer l’efficacité énergétique de l’inférence des réseaux neuronaux dans les appareils d’IA en périphérie. Cette puce est conçue pour les modèles légers et utilise un processeur RISC-V intégré pour ordonner les tâches.
Un memristor est un dispositif non volatile dont l’état de résistance peut changer et se maintenir en fonction du courant ou de la tension historique, permettant à la fois le stockage et le calcul. Dans les puces d’IA, les memristors sont souvent utilisés pour former des matrices croisées, stockant directement les poids des réseaux neuronaux, adaptés à l’inférence à faible consommation, au calcul en périphérie et aux nouvelles architectures de calcul intégré à la mémoire. Le calcul en mémoire effectue une partie des opérations directement à l’intérieur de la matrice de stockage, évitant les transferts répétés de données entre le processeur et la mémoire, réduisant ainsi la latence et la consommation d’énergie, couramment utilisé dans la multiplication matricielle des réseaux neuronaux, l’inférence par convolution et les accélérateurs d’IA en périphérie.
Ce SoC intègre 10 unités de traitement neuronal (NPU), avec une puissance de calcul théorique optimale totale d’environ 2,54 TOPS. Parmi elles, une NPU est dédiée aux tâches de convolution profonde, tandis que les neuf autres sont responsables des convolutions ponctuelles et des opérations denses. La NPU spécialisée en convolution profonde utilise 8 modules de matrice croisée en zigzag de 252 × 28, et conserve les conceptions de DAC et d’ADC. Les 9 NPU standard sont chacune équipées d’une matrice croisée de memristors de 256 × 256, de 256 DAC 8 bits, de 256 ADC 8 bits et de circuits de contrôle associés.
Étant donné que la précision de programmation effective d’un seul dispositif memristor est légèrement supérieure à 2 bits, la conception utilise une technique de compensation par double sous-réseau pour porter la précision effective des poids à environ 4 bits. Le taux de précision d’inférence de bout en bout mesuré est de 80,36 %, cohérent avec le modèle logiciel correspondant en 4 bits. En termes de performances, le débit de pointe d’une seule NPU est de 0,254 TOPS, avec une efficacité énergétique de 21,3 TOPS/W à une fréquence de 100 MHz, et de 11,9 TOPS/W à 400 MHz.
