fr.wedoany.com Rapport : Huawei a proposé une solution pour faire face aux limites physiques de la loi de Moore, appelée loi d'échelle τ (Tau Scaling Law). Cette loi déplace l'accent du développement des puces de la simple réduction de la taille des transistors vers la réduction du temps de transmission des signaux au sein des puces et des systèmes informatiques.
Alors que les transistors approchent la limite de l'échelle atomique, la loi de Moore, sur laquelle l'industrie des semi-conducteurs s'est appuyée pendant des années, est confrontée à des défis à la fois physiques et économiques. La loi d'échelle τ de Huawei vise à prolonger la croissance des performances en améliorant l'efficacité de la transmission des données des puces et des systèmes informatiques. L'entreprise développe des technologies telles que le pliage logique (LogicFolding) basées sur ce principe, transformant l'architecture des puces d'une grille bidimensionnelle traditionnelle à une disposition tridimensionnelle. Cette méthode crée un mécanisme d'optimisation à plusieurs niveaux qui traverse les dispositifs semi-conducteurs, les circuits, les puces et les systèmes, visant à réduire le temps de transmission des données et à améliorer la vitesse et l'efficacité énergétique.
He Tingbo, coprésident de Huawei, a présenté ces avancées lors du symposium international IEEE sur les circuits et systèmes 2026 à Shanghai. Les pairs et collègues ont nommé la loi d'échelle τ « Loi de Her » d'après le nom de famille de He Tingbo. Le pliage logique est au cœur de cette approche architecturale. Dans la conception bidimensionnelle traditionnelle, les signaux parcourent des distances latérales plus longues sur un plan en forme de grille. Le pliage logique empile directement plusieurs circuits plans bidimensionnels pour former une disposition verticale semblable à un bâtiment à plusieurs étages, réduisant ainsi la distance entre les circuits principaux. Lorsque la disposition logique est pliée, la résistance et la charge capacitive de la propagation du signal diminuent, ce qui pourrait débloquer une nouvelle dimension de la vitesse de calcul.
Dans le cadre du mécanisme d'optimisation à plusieurs niveaux, Huawei réduit la constante de temps τ à partir de quatre couches de la pile technologique. Au niveau du dispositif, la résistance et la capacité parasite des transistors et des interconnexions sont optimisées ; au niveau du circuit, le pliage logique raccourcit le câblage des chemins critiques et réduit la charge de propagation du signal. Dans son discours, He Tingbo a discuté de l'application de cette loi dans les smartphones et le calcul IA. Au cours des six dernières années, Huawei a conçu et produit en série 381 puces basées sur la loi d'échelle τ, utilisées dans plusieurs industries et marchés. La puce Kirin, dont la sortie est prévue à l'automne 2026, sera le premier produit à adopter l'architecture de pliage logique. D'ici 2031, les puces haut de gamme de Huawei conçues selon la loi d'échelle τ devraient avoir une densité de transistors équivalente à un procédé de 14 Å, soit une échelle de 1,4 nanomètre. Huawei a déclaré qu'il espère collaborer avec des scientifiques, ingénieurs et partenaires industriels du monde entier pour faire progresser le secteur de l'électronique.
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