fr.wedoany.com Rapport : L’Imec, centre mondial de recherche en semi-conducteurs, a publié sa dernière feuille de route technologique, prévoyant la fabrication de transistors à l’échelle de 3 angströms (0,3 nm) d’ici 2038. Cette feuille de route indique également que la réduction du pas de contact poly-silicium (CPP) s’arrêtera à la génération A10 en 2030, marquant un changement fondamental dans l’industrie des puces. Ce document constitue une référence majeure pour des géants du secteur tels que TSMC, Intel, Nvidia, AMD, Samsung et ASML.

Selon l’Imec, l’industrie se trouve actuellement à l’ère du nœud 2 nm (N2), avec un CPP d’environ 48 nm et une hauteur de cellule d’environ 132 nm. Julien Ryckaert, vice-président de la R&D chez Imec, a déclaré que l’ère des nanofeuillets mènera l’industrie au cœur des nœuds Angström. L’Imec prévoit l’apparition de la génération A14 en 2028, avec un CPP réduit à 45 nm et une hauteur de cellule ramenée à 115 nm. TSMC devrait commencer la production en série avec A14 fin 2028. Vers 2030-2031, la technologie A10, ou nœud 1 nm, devrait voir le jour avec un CPP de 42 nm et une hauteur de cellule de 98 nm. L’Imec estime que les transistors à grille enveloppante (gate-all-around, GAA) resteront la pierre angulaire. L’Imec et TSMC s’accordent à dire que l’alimentation par le dos (BSPDN) ne deviendra pas rapidement une obligation pour toutes les applications, car beaucoup n’en tireront pas profit. L’Imec prévoit également que les outils de lithographie à ultraviolets extrêmes à haute ouverture numérique (High-NA EUV) seront utilisés à partir de la génération A14, en accord avec les plans d’Intel.

La feuille de route de l’Imec devient particulièrement remarquable à la génération A7, prévue pour 2033. À cette génération, le CPP reste à 42 nm, mais la hauteur de cellule est considérablement réduite à environ 80 nm grâce à une architecture à 4,5 pistes. A7 marque le point de départ du transistor à effet de champ complémentaire (Complementary FET, CFET) en tant que candidat sérieux pour la production en série. Le CFET empile verticalement les transistors de type n et p, ajoutant une troisième dimension à la réduction des transistors. Ryckaert explique qu’à la génération A7, les défis de la réduction traditionnelle des nanofeuillets s’accentuent, et le CFET devient la solution pour la prochaine ère des transistors.

Au-delà de A7, la feuille de route repose sur l’évolution du CFET. La génération A5, prévue vers 2035-2036, maintient un CPP de 42 nm, mais réduit la hauteur de cellule à environ 64 nm. D’ici 2038, la feuille de route atteint A3, avec un CPP de 39 nm et une hauteur de cellule de 50 nm. À ce stade, l’Imec envisage une implémentation séquentielle du CFET, puis une structure CFET liée, pour tirer parti de l’intégration verticale. Pour atteindre un CPP de 39 nm et une hauteur de cellule de 50 nm, les fabricants de puces pourraient avoir besoin d’utiliser des scanners de lithographie à ultraviolets extrêmes à très haute ouverture numérique (Hyper-NA EUV).

La feuille de route de l’Imec redéfinit la signification de la loi de Moore. Par le passé, la loi de Moore signifiait que les transistors devenaient plus petits et que le nombre de transistors par unité de surface doublait tous les 18 à 24 mois. L’Imec montre que le CPP stagne à 42 nm de A10 à A5, ce qui revient presque à admettre que la réduction classique des transistors a épuisé son potentiel. Les futurs gains de densité devront provenir de l’intégration verticale. Grâce à différentes architectures de transistors, à l’intégration 3D ou à l’alimentation par le dos, les concepteurs de puces pourront intégrer davantage de portes logiques dans une zone donnée. L’industrie pourrait ne plus se concentrer sur le pas de grille ou le nombre de nanomètres d’un transistor, mais sur la taille des cellules standard. Le passage d’une cellule à 6 pistes pour N2 à une cellule à 3 pistes pour A3 illustre comment les futurs gains de densité dépendront de la réduction de la hauteur des cellules standard.

Compte tenu de tous les changements subis par l’industrie, l’Imec estime que nous entrons dans une nouvelle ère appelée intégration hétérogène à grande échelle (Heterogeneous Large-Scale Integration, HLSI). Ce concept reflète le passage de la réduction traditionnelle de l’intégration à très grande échelle (VLSI) à un modèle intégrant plusieurs technologies sur une seule plateforme de calcul. Les futurs systèmes reposeront sur l’intégration hétérogène de la logique, de la mémoire, des circuits d’alimentation et des E/S optiques, en utilisant des techniques avancées d’encapsulation 3D et 3D+2.5D. L’Imec prévoit que les charges de travail liées à l’intelligence artificielle deviendront le principal moteur de la demande en semi-conducteurs. Pour optimiser les futures plateformes, l’Imec a établi un cadre de co-optimisation inter-technologies (Cross-Technology Co-Optimization, XTCO), unifiant les développements en logique, mémoire, interconnexions, alimentation, refroidissement et encapsulation.

Avec des puces individuelles de plus en plus denses et consommatrices d’énergie, l’alimentation devrait devenir un goulot d’étranglement critique. Tous les principaux fabricants de puces – Intel, Samsung et TSMC – mettent en œuvre ou mettront en œuvre des technologies d’alimentation par le dos et des régulateurs intégrés (IVR) pour réduire les pertes et améliorer l’efficacité. L’Imec prévoit que les futurs accélérateurs d’IA et CPU reposeront sur une combinaison de BSPDN, IVR, condensateurs intégrés et semi-conducteurs de puissance avancés. Davantage d’étages de conversion de puissance devraient passer du rack et de la carte mère à l’encapsulation elle-même. La question de la dissipation thermique devient cruciale, la densité de puissance thermique devant augmenter linéairement avec le nombre de transistors. Ryckaert souligne que l’objectif final est de réduire la consommation d’énergie pour le transfert de données, d’augmenter la puissance thermique de conception (TDP) pour améliorer la gestion thermique, et d’accroître la densité de calcul. La feuille de route des semi-conducteurs de l’Imec prévoit les technologies de processus logiques jusqu’à la génération A3 vers 2038 et démontre que la loi de Moore peut perdurer malgré le ralentissement de la réduction traditionnelle des transistors. Selon cette feuille de route, les transistors nanofeuillets à grille enveloppante traditionnels resteront viables jusqu’à la génération A10, tandis que l’architecture CFET deviendra candidate à la production en série vers la génération A7 en 2033. Les futurs gains de densité des transistors devraient provenir de l’intégration verticale, de la réduction de la surface des cellules standard, et finalement des structures CFET séquentielles et liées, plutôt que d’une réduction agressive de la taille des transistors.