fr.wedoany.com Rapport : Le 1er juillet, le Centre de recherche en microélectronique de Belgique (imec) a officiellement dévoilé l’édition 2026 de sa feuille de route technologique pour les procédés de fabrication de semi-conducteurs. Élaborée en collaboration avec des leaders mondiaux tels que TSMC, Intel, NVIDIA, AMD, Samsung et ASML, cette feuille de route trace la direction de l’évolution technologique pour la fabrication de puces au cours des dix à quinze prochaines années.

Selon la feuille de route, un procédé de niveau 0,3 nanomètre (A3) pourrait être atteint d’ici 2038, et l’architecture d’empilement vertical des transistors à effet de champ complémentaires (CFET) constituera la solution clé pour franchir les limites physiques et prolonger la loi de Moore.

La miniaturisation traditionnelle approche de ses limites, le CPP stagne au nœud A10

Actuellement, l’industrie des semi-conducteurs est entrée dans l’ère de la production en série du procédé 2 nanomètres, avec un pas de contact de grille (CPP) d’environ 48 nanomètres. Selon les prévisions de l’imec, le procédé de niveau A14 devrait voir le jour en 2028, avec un CPP réduit à 45 nanomètres et une hauteur de cellule standard d’environ 115 nanomètres, et cette étape verra l’introduction des équipements de lithographie à haute ouverture numérique (High-NA EUV).

Cependant, le véritable tournant se produira au nœud A10 (1 nanomètre), prévu entre 2030 et 2031. Par la suite, le CPP restera à 42 nanomètres sur le long terme, sans réduction supplémentaire. Cela signifie que la voie traditionnelle consistant à augmenter la densité des puces en réduisant latéralement la taille des transistors atteindra ses limites physiques vers 2030.

Julien Ryckaert, vice-président de la recherche et développement chez imec, a souligné : « En entrant dans la phase A7, soit la septième génération à l’échelle angström (quatrième génération de nanofeuillets), nous constatons que la technologie des dispositifs à nanofeuillets traditionnels rencontre de plus en plus de défis en matière de miniaturisation dimensionnelle. »

Empilement vertical des CFET : ajouter une troisième dimension à la miniaturisation des transistors

Puisque la miniaturisation latérale a atteint ses limites, la solution proposée par l’imec consiste à passer d’une approche bidimensionnelle à une approche tridimensionnelle.

Le point de basculement clé de la feuille de route est prévu pour 2033, lorsque le procédé de niveau A7 (environ 0,7 nanomètre) adoptera l’architecture CFET. Contrairement aux transistors FinFET et GAA actuels, qui placent les transistors de type n et de type p côte à côte, les CFET les empilent verticalement, ajoutant ainsi une troisième dimension à la miniaturisation des transistors et permettant une utilisation plus efficace de l’espace.

La feuille de route de l’imec montre que, bien que le CPP de l’A7 reste à 42 nanomètres, grâce à la technologie CFET, la hauteur de cellule standard peut être réduite de 98 nanomètres (pour l’A10) à environ 80 nanomètres. Par la suite, l’A5 (2035-2036) utilisera des bibliothèques à quatre canaux pour réduire encore la hauteur de cellule à environ 64 nanomètres ; à la génération A3 en 2038, le CPP sera réduit à 39 nanomètres, avec une hauteur de cellule de 50 nanomètres.

Pour atteindre les objectifs du nœud A3, l’imec estime qu’il pourrait être nécessaire de recourir à des technologies de lithographie à très haute ouverture numérique, telles que l’Hyper-NA EUV.

TSMC déjà en avance, la course aux CFET commence

En tant que l’un des co-élaborateurs de la feuille de route de l’imec, TSMC a déjà pris des dispositions concernant la technologie CFET. Selon des rapports, TSMC a présenté lors de son forum technologique un oscillateur en anneau CFET composé d’environ 1 000 transistors, prenant une longueur d’avance sur l’industrie.

Actuellement, le procédé le plus avancé de TSMC est le 2 nanomètres, utilisant la première génération de technologie de transistors à nanofeuillets. Le procédé A14 suivant devrait voir le jour en 2028, offrant une augmentation de 15 % de la vitesse à consommation équivalente, ou une réduction de 30 % de la consommation à vitesse équivalente par rapport au N2. Les procédés A13 et A12, équipés de super rails d’alimentation, sont respectivement prévus pour entrer en production en 2029.

De la « taille des transistors » à la « surface de cellule standard »

L’impact le plus profond de cette feuille de route de l’imec est la redéfinition de la loi de Moore. À l’avenir, l’augmentation de la densité des puces ne sera plus mesurée par la taille d’un seul transistor, mais dépendra de la réduction de la surface de cellule standard (hauteur de cellule × CPP).

Des cellules à 6 pistes du N2 aux cellules à 3 pistes de l’A3, la hauteur de cellule standard passe d’environ 132 nanomètres à environ 50 nanomètres, soit une réduction de près de trois fois. Cela signifie que, même si la miniaturisation du CPP stagne, les concepteurs peuvent encore augmenter la densité des transistors en réduisant la hauteur des cellules.

Alimentation et dissipation thermique : de nouveaux goulots d’étranglement

Face à la tendance où les charges de travail liées à l’IA deviennent le principal moteur de la demande en semi-conducteurs, l’imec propose le concept d’intégration hétérogène à grande échelle (HLSI), estimant que les futurs systèmes combineront étroitement les puces logiques, la mémoire, l’alimentation, les E/S optiques et les boîtiers 3D/2.5D avancés. À cette fin, l’imec a établi un cadre d’optimisation conjointe inter-technologies (XTCO), cherchant à briser les barrières technologiques pour une optimisation globale au niveau du système.

Ryckaert a souligné qu’une fois que l’intégration verticale des transistors et le boîtier multi-puces deviendront la norme, la conception de l’alimentation et la dissipation thermique constitueront les goulots d’étranglement technologiques les plus sévères à l’avenir. Des technologies émergentes, telles que les réseaux d’alimentation par la face arrière (BSPDN) et les régulateurs de tension intégrés (IVR) dans le boîtier, doivent être optimisées de manière conjointe au niveau du système pour garantir une augmentation continue de la densité de calcul et de l’efficacité énergétique des puces, sans accroître le coût énergétique.

Résumé :

Cette feuille de route de l’imec montre clairement que, bien que la loi de Moore traditionnelle, centrée sur la « réduction des transistors », soit confrontée à des défis majeurs, la densité logique des semi-conducteurs continuera de croître fortement au cours des dix à quinze prochaines années grâce à la réduction de la surface de cellule standard, à l’intégration verticale des CFET et à l’optimisation conjointe au niveau du système. Du nanofeuillet de 2 nanomètres au CFET de 0,3 nanomètre, l’industrie des semi-conducteurs traverse une transformation complète, des matériaux et équipements à l’architecture.