Samsung développe un HBM4E à 8 couches, visant une vitesse de 17 à 18 Gbit/s, et pourrait devenir un fournisseur clé de HBM personnalisé pour Nvidia

fr.wedoany.com Rapport : Le 28 août, une source de l'industrie des semi-conducteurs en Corée du Sud a indiqué que Samsung Electronics développe, selon les exigences personnalisées de Nvidia, un HBM4E à 8 couches, avec une vitesse de transmission par broche cible de 17 à 18 Gbit/s, le produit étant destiné à s'adapter à la nouvelle architecture de mémoire à large bande passante personnalisée NVHBM lancée par Nvidia. Les produits HBM4E précédemment planifiés par Samsung comprennent des versions à 8, 12 et 16 couches, dont le produit à 12 couches a déjà été échantillonné auprès de clients mondiaux en mai de cette année.

La capacité du HBM4E à 12 couches actuellement dévoilé par Samsung est de 48 Go, utilisant le processus DRAM 1c de sixième génération à niveau nanométrique de 10 nm et une puce de base logique en fonderie 4 nm de Samsung, avec une vitesse de fonctionnement stable de 14 Gbit/s, extensible à 16 Gbit/s, et une bande passante maximale par pile d'environ 3,6 To/s. L'entreprise planifie également une version à 8 couches de 32 Go et une version à 16 couches de 64 Go. Si le produit à 8 couches développé cette fois pour les besoins de Nvidia atteint 17 à 18 Gbit/s, il améliorera encore la vitesse de fonctionnement du HBM4E existant.

Nvidia a officiellement lancé NVHBM le 26 août, le présentant comme une technologie de puce de base HBM personnalisée dans le cadre de l'architecture NVLink Fusion, avec une conception et une validation conjointes avec les fabricants de mémoire. Selon les données publiées par Nvidia, la bande passante mémoire par pile de NVHBM peut être jusqu'à 30 % supérieure à celle du HBM4E standard, et la consommation électrique du HBM peut être réduite de 15 % ; la surface de son PHY et des zones de support associées peut être réduite jusqu'à 67 %, et peut libérer jusqu'à environ 30 % de surface de silicium supplémentaire pour la puce de calcul principale. Cette technologie est principalement destinée aux plateformes XPU et CPU personnalisées utilisant NVLink Fusion.

L'empilement à 8 couches réduit également la complexité du processus de fabrication en aval du HBM. Avec l'augmentation du nombre de couches de HBM, il est nécessaire d'amincir davantage les puces DRAM et d'effectuer un empilement de haute précision, ce qui impose des exigences plus élevées en matière de liaison, de dissipation thermique et de contrôle du rendement. En mars de cette année, Samsung a également présenté une technologie de liaison hybride au cuivre destinée aux produits HBM de 16 couches et plus, visant à réduire la résistance thermique de plus de 20 % par rapport à la liaison thermocompression traditionnelle. La solution à 8 couches, quant à elle, augmente la vitesse de transmission tout en réduisant le nombre de couches empilées.

La configuration HBM du prochain Rubin Ultra de Nvidia est également en cours d'ajustement. Selon les données de TrendForce, Nvidia a utilisé le HBM4E à 12 couches comme solution de référence pour Rubin Ultra de 2025 à la première moitié de 2026, et évalue depuis le troisième trimestre de cette année en parallèle des configurations telles que le HBM4E à 8 couches, le HBM4 à 12 couches et le HBM4 à 8 couches ; les spécifications finales ne sont pas encore déterminées. L'ajustement concerne principalement la tension sur l'offre de DRAM en 2027 ainsi que des facteurs tels que la validation du HBM4E à 12 couches et le rendement de production en volume.

Le plan système Rubin Ultra publié par Nvidia comprend trois échelles d'extension NVLink : NVL72, NVL144 et NVL576, dont NVL576 est la configuration maximale ; la prochaine génération de rack Kyber peut accueillir 144 GPU par rack, et peut être étendue pour former un domaine de calcul NVLink à plus grande échelle.