fr.wedoany.com Rapport : L'institut de recherche français CEA-Leti a réalisé une avancée majeure dans l'évolution des technologies d'intégration 3D pour le calcul haute performance (HPC), les systèmes avancés de vision intelligente et l'intelligence artificielle (IA), en présentant avec succès un véhicule de test de collage hybride puce-sur-plaque (D2W) avec un pas descendant jusqu'à 1 micromètre. Ce résultat a été publié lors de la conférence ECTC 2026.
Alors que la loi de Moore approche de ses limites physiques, l'industrie des semi-conducteurs s'appuie de plus en plus sur les technologies d'empilement 3D pour améliorer les performances et l'efficacité énergétique. Cette technologie D2W vise à résoudre un goulot d'étranglement clé dans la conception des accélérateurs d'IA, à savoir la densité d'interconnexion et la bande passante. En empilant verticalement les couches de dispositifs avec un pas ultrafin, cette technologie raccourcit les chemins d'interconnexion, augmentant ainsi considérablement la vitesse de transfert de données et réduisant la consommation d'énergie.
Melissa Najem, ingénieure de recherche au CEA-Leti et première auteure de l'article « Die-to-Wafer Hybrid Bonding Technology Down to 1 μm Pitch for Multi-Die Stacking Integration », a déclaré que les tests électriques réussis sur des structures comprenant jusqu'à 100 000 liaisons confirment la faisabilité de cette technologie pour les interconnexions à haute densité. Elle a ajouté que la combinaison du D2W à pas fin avec le remplissage des espaces inter-puces, les vias traversants en silicium à haute densité et les vias traversants en oxyde ouvre la voie à l'empilement multi-puces, soulignant qu'il s'agit d'une première mondiale pour les interconnexions Cu-Cu à pas fin de 1 micromètre en D2W.
Atteindre un pas de 1 micromètre a nécessité la conception d'une précision d'alignement extrêmement rigoureuse, ce qui constitue le principal défi des modules de construction D2W. De plus, le procédé de reconstruction de plaque impliquant le remplissage des espaces inter-puces (IDGF) a nécessité un polissage mécano-chimique (CMP) optimisé pour garantir la compatibilité avec les interconnexions verticales ultérieures. La caractérisation électrique des structures en chaîne de marguerite a confirmé les performances et le rendement attendus pour les pas de 5 micromètres à 2 micromètres. Bien que le rendement à 1 micromètre soit limité par la précision d'alignement des outils de collage existants, l'équipe prévoit des améliorations significatives avec l'introduction d'outils de nouvelle génération offrant une capacité d'alignement de 0,5 micromètre (3σ).
Cette démonstration sert de preuve de concept transitoire, jetant les bases d'un véhicule de test de deuxième génération. Les prochaines étapes comprennent l'intégration de la technologie D2W avec des technologies d'interconnexion verticale telles que les vias traversants en silicium à haute densité (HD TSV) et les vias traversants en oxyde (TOV), rendue possible par l'étape intermédiaire du procédé IDGF. Jean-Charles Souriau, directeur scientifique au CEA-Leti, a indiqué que l'équipe visera à l'avenir un véhicule de test de collage hybride D2W avec un pas de 0,5 micromètre, afin d'augmenter encore la densité d'interconnexion pour les applications avancées d'IA, répondant ainsi aux besoins croissants des accélérateurs d'IA et des capteurs d'image CMOS de prochaine génération.
Les modules de construction liés à l'IDGF, aux TOV et aux HD TSV permettront l'intégration de différentes puces et fonctions avec des interconnexions verticales denses. Eric Ollier, directeur de projet Imageurs intelligents et Vision intelligente avancée à l'IRT Nanoelec, a déclaré que ces technologies permettent une reconstruction avancée de plaque et un empilement multi-puces complexe pour des architectures innovantes. De plus, la combinaison des technologies D2W et W2W est hautement précieuse pour répondre aux exigences de performance et de coût des futurs dispositifs et systèmes numériques.
Cette recherche sur le D2W a été menée dans le cadre de la ligne pilote FAMES et du projet ANR NextGen (plan France 2030). Les recherches associées sur l'IDGF, les TOV et les HD TSV ont été soutenues par l'IRT Nanoelec. L'équipe du CEA-Leti se concentre depuis plus de 15 ans sur des technologies clés habilitantes telles que le collage hybride (W2W et D2W) et les HD TSV, utilisées pour les capteurs d'image CMOS à trois couches en cours de développement à l'IRT Nanoelec. L'institut a été récompensé par un article remarqué à l'ECTC 2024 pour la présentation d'un véhicule de test à trois couches comprenant deux interfaces de collage hybride Cu-Cu intégrées (face-à-face (F2F) et face-à-dos (F2B)) et une plaque avec HD TSV.
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