fr.wedoany.com Rapport : Le 9 juin, le Centre de technologie des semi-conducteurs de pointe du Japon (LSTC) a annoncé le développement d'une nouvelle technologie de film d'isolation de grille destinée aux semi-conducteurs logiques avancés des générations post-2 nm. Ce résultat, obtenu grâce à un procédé sans utilisation d'eau, permet d'amincir la couche d'interface en oxyde de silicium du film d'isolation de grille jusqu'à environ 0,2 nanomètre, et d'atteindre une épaisseur équivalente d'oxyde de 0,9 nanomètre, offrant ainsi une nouvelle méthode de dépôt pour la fabrication de semi-conducteurs à largeur de ligne plus fine.
Le film d'isolation de grille est l'une des structures clés déterminant les performances de fonctionnement des transistors. Alors que les puces logiques avancées continuent de progresser vers des nœuds inférieurs à 2 nm, la réduction de la taille des transistors rend le contrôle du courant de canal par la grille plus difficile. Le film d'isolation doit être suffisamment mince pour améliorer la capacité de contrôle de la grille, tout en maintenant de faibles fuites, une haute fiabilité et une fenêtre de fabrication stable. Les méthodes de dépôt traditionnelles rencontrent souvent des goulots d'étranglement de performance lorsqu'il s'agit de comprimer davantage l'épaisseur de la couche d'interface, ce qui rend difficile la satisfaction simultanée des exigences de la feuille de route technologique internationale en matière d'épaisseur équivalente d'oxyde et de fiabilité des dispositifs. En adoptant un procédé sans eau, le LSTC réduit les contraintes liées à la formation de la couche d'interface dès la source du processus, rapprochant ainsi la structure d'empilement de la grille du niveau requis pour les dispositifs logiques avancés post-2 nm.
Ce résultat inclut également une technique d'amélioration des matériaux. Le LSTC a introduit un nouveau matériau dans la couche dipolaire du film d'isolation de grille, augmentant ainsi la liberté de réglage de la tension de seuil, permettant aux transistors de contrôler plus précisément le courant traversant le semi-conducteur.
Ce type de technologie revêt une importance fondamentale pour les puces d'IA et les puces de calcul haute performance. Pour continuer à améliorer les performances des semi-conducteurs logiques avancés, il ne suffit pas d'augmenter le nombre de transistors ; il est également nécessaire de réduire la consommation d'énergie au niveau du dispositif individuel, d'augmenter la vitesse de commutation et de maintenir un fonctionnement stable. Plus le film d'isolation de grille est mince, plus la capacité de contrôle de la grille est forte, mais les risques de fuite, de fluctuation et de fiabilité sont également plus élevés. Avec une meilleure capacité de régulation de la tension de seuil, les concepteurs de puces peuvent basculer plus facilement entre un fonctionnement à haute vitesse et une faible consommation d'énergie. Pour les structures de transistors avancées telles que Gate-All-Around, les matériaux d'empilement de la grille et le contrôle de l'interface influenceront directement la possibilité de poursuivre la miniaturisation des processus ultérieurs.
Cette recherche est menée par le LSTC dans le cadre du projet « Développement de la recherche pour le renforcement des bases des systèmes de communication d'information post-5G » de la NEDO, avec la participation de l'Institut national des sciences et technologies industrielles avancées, de l'Université des sciences de Tokyo, de l'Université de Tokyo, et de l'Institut national des sciences des matériaux, entre autres. Les détails techniques seront présentés au VLSI Symposium 2026 qui se tiendra à Hawaï, aux États-Unis. Les prochaines étapes se concentreront sur l'intégration de cette méthode de dépôt avec les processus réels de 2 nm et plus avancés, la validation de la fiabilité à long terme du film d'isolation de grille, l'adaptation aux équipements de production de masse, et la possibilité pour des plans de fabrication de logique avancée comme celui de Rapidus au Japon d'adopter les résultats pertinents. Si cette technologie continue de mûrir, le Japon obtiendra un soutien plus solide dans la recherche fondamentale sur les matériaux et les procédés des semi-conducteurs avancés inférieurs à 2 nm, et offrira également une nouvelle voie de fabrication pour les dispositifs logiques haute performance et basse consommation nécessaires aux puces d'IA.
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