fr.wedoany.com Rapport : Le fondeur taïwanais TSMC prévoit d’intégrer mille milliards de transistors dans un seul boîtier d’ici 2030. Sa feuille de route technologique ne reposera plus uniquement sur la réduction des nœuds de gravure, mais combinera plusieurs capacités : procédés logiques avancés, packaging avancé CoWoS, empilement système SoIC et photonique intégrée au boîtier, afin de fournir des solutions d’intégration système à plus haute densité pour les futures puces d’IA et de calcul haute performance. Cet objectif signifie que la compétition dans le secteur des semi-conducteurs passe du « nombre de transistors par puce » à « l’échelle des transistors au niveau du boîtier système ».
La feuille de route présentée par TSMC lors du Symposium technologique européen 2026 montre que les futures applications d’IA nécessiteront des unités de calcul plus grandes, une mémoire à plus large bande passante, des chemins d’interconnexion plus courts et une transmission de données à plus faible consommation. Augmenter la surface et le nombre de transistors d’une seule puce se heurte à des limites de rendement de fabrication, de taille de masque, de densité de puissance et de coût. L’intégration multi-puces et le packaging avancé, qui combinent dans un même boîtier des puces logiques, de la mémoire HBM à haute bande passante, des structures d’interconnexion, des modules de conversion optoélectronique et d’autres unités fonctionnelles, deviennent un moyen clé pour continuer à améliorer les performances du système.
CoWoS est l’une des technologies centrales de la feuille de route de packaging des puces d’IA de TSMC. Cette technologie assemble des GPU, des accélérateurs d’IA, de la mémoire HBM et d’autres puces dans un même boîtier via un interposeur et des interconnexions à haute densité. Avec la demande croissante d’entraînement et d’inférence de grands modèles, les performances d’une puce d’IA ne dépendent plus seulement de la puce de calcul elle-même, mais aussi du débit de données entre la puce et la mémoire, de la surface du boîtier, de la capacité de dissipation thermique et de la bande passante au niveau système. TSMC prévoit d’augmenter continuellement la taille du packaging CoWoS, avec une version à 14 fois la taille du masque optique d’ici 2028 et une solution à plus grande échelle d’ici 2029, permettant d’accueillir davantage d’unités de calcul et de mémoire dans un seul boîtier.
SoIC joue un rôle clé dans l’orientation de l’empilement tridimensionnel. Contrairement au packaging côte à côte traditionnel, SoIC peut réduire la distance de connexion entre les puces grâce à un empilement vertical, améliorant ainsi l’efficacité de la transmission des signaux et offrant plus d’espace pour l’intégration hétérogène. Atteindre mille milliards de transistors dans un seul boîtier d’ici 2030 ne signifie pas fabriquer une puce monolithique d’un billion de transistors, mais plutôt combiner plusieurs chiplets aux fonctions et nœuds de gravure différents en un dispositif au niveau système via des chiplets et une intégration hétérogène 3D. Cette approche est mieux adaptée au calcul IA, car les puces d’IA doivent gérer simultanément le calcul logique, l’accès mémoire, l’interconnexion réseau et le contrôle de la consommation d’énergie.
La photonique intégrée au boîtier est également une direction importante de la feuille de route de TSMC. À mesure que les clusters d’IA s’agrandissent, le coût du déplacement des données entre les puces, les boîtiers, les serveurs et les réseaux de centres de données augmente, et les interconnexions électriques sont confrontées à des limitations en termes de distance, de bande passante et de consommation d’énergie. La photonique intégrée au boîtier rapproche les moteurs optiques des puces de calcul et de commutation, réduisant ainsi les goulots d’étranglement de la transmission des signaux électriques et offrant des capacités d’interconnexion à haute vitesse pour les systèmes d’IA à plus grande échelle. TSMC propose d’utiliser des technologies telles que COUPE pour soutenir les futures plates-formes de packaging, ce qui montre que le packaging avancé passe de « l’assemblage de puces » à une plate-forme intégrée de calcul, de mémoire et de communication.
Ce plan fait également écho aux prévisions de TSMC concernant le marché mondial des semi-conducteurs. TSMC estime que le marché mondial des semi-conducteurs dépassera 1 500 milliards de dollars d’ici 2030, l’IA et le calcul haute performance représentant la part principale. La demande d’accélérateurs d’IA en matière de fabrication de plaquettes, de packaging avancé, d’intégration HBM et d’interconnexion système augmente simultanément, poussant les fondeurs à étendre leurs capacités de production du processus avant au packaging arrière et à l’intégration système. Pour TSMC, l’objectif d’un boîtier unique d’un billion de transistors est à la fois une feuille de route technologique et une démonstration de sa capacité d’approvisionnement à long terme pour les clients IA.
Du point de vue de l’impact industriel, le plan de TSMC renforcera la position du packaging avancé dans la compétition des semi-conducteurs. Par le passé, le nœud de gravure était le principal indicateur de la capacité technologique d’un fondeur ; aujourd’hui, les clients se concentrent davantage sur la possibilité d’obtenir une puissance de calcul système plus importante avec une consommation d’énergie maîtrisée et un coût de fabrication acceptable. NVIDIA, AMD, Broadcom, les puces conçues en interne par les fournisseurs de services cloud et les plates-formes de serveurs IA nécessitent une coordination entre le processus avant, la capacité de packaging, l’approvisionnement en HBM et les interconnexions à haute vitesse. Celui qui pourra offrir une capacité de fabrication système plus complète aura plus de chances d’occuper une position clé dans la chaîne d’approvisionnement des puces IA.
Cependant, l’objectif d’un boîtier unique d’un billion de transistors d’ici 2030 reste un objectif de feuille de route et ne signifie pas qu’une production en série est déjà réalisée. La concrétisation de cet objectif dépend du rendement du packaging avancé, de l’approvisionnement en HBM, des matériaux de dissipation thermique, des substrats de packaging, de la maturité de l’interconnexion optique, des chaînes d’outils de conception et des cycles de produits des clients. En particulier, les problèmes de gauchissement, de contrainte thermique, de fiabilité des interconnexions et de coût des tests liés aux très grandes tailles de boîtier affecteront la vitesse de commercialisation. TSMC devra coordonner en permanence les procédés, le packaging, les matériaux et la conception système pour transformer sa feuille de route en plates-formes de calcul IA pouvant être produites en série.
Le plan de TSMC visant à atteindre mille milliards de transistors dans un seul boîtier d’ici 2030 montre que l’évolution des semi-conducteurs entre dans une nouvelle phase axée sur « l’intégration système ». Les procédés avancés restent importants, mais la seule réduction des transistors ne suffit plus à répondre à la croissance de la puissance de calcul nécessaire à l’IA. Dans les années à venir, CoWoS, SoIC, la photonique intégrée au boîtier et la conception en chiplets détermineront ensemble la limite supérieure des performances des puces IA et redéfiniront la division du travail dans les chaînes industrielles de la fonderie, du packaging et des tests, de la mémoire, des communications optiques et des serveurs.
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