fr.wedoany.com Rapport : Une équipe de recherche de l'Université Yonsei (Yonsei University) en Corée du Sud a développé un récepteur en temps réel ultra-basse consommation et compact, optimisé pour la mémoire à large bande passante (HBM), visant à améliorer la vitesse de transfert des données et à réduire la consommation d'énergie.
Le 16 juillet, l'équipe dirigée par le professeur Park Kwan-seo de l'Université Yonsei a annoncé ce résultat. Un récepteur est un circuit utilisé pour recevoir des signaux de données d'entrée et distinguer avec précision les bits binaires 0 et 1. Il peut détecter et compenser les décalages (skew) et les distorsions de phase pouvant survenir dans la mémoire, contribuant ainsi à garantir un transfert de données fiable. Cette technologie a déjà été présentée plus tôt cette année lors de la Conférence internationale IEEE sur les circuits à semi-conducteurs (ISSCC) 2026, et devrait contribuer à un transfert de données plus fiable pour les interfaces HBM de nouvelle génération.
Le décalage (skew) fait référence à la différence de temps d'arrivée des signaux entre les différents canaux de données d'une mémoire. La phase représente la relation temporelle entre le signal de données et l'horloge de référence utilisée pour lire ce signal, tandis que la dérive de phase désigne le décalage progressif de cette relation temporelle au fil du temps. Ces effets sont principalement causés par les variations de température et de tension pendant le fonctionnement du semi-conducteur et peuvent entraîner des erreurs de bits. À mesure que le nombre de canaux de données augmente, les problèmes de synchronisation deviennent plus prononcés. La HBM utilise davantage de canaux d'entrée/sortie (E/S) que la mémoire traditionnelle pour atteindre une bande passante plus élevée. Par exemple, la HBM4 dispose de 2048 broches E/S, tandis qu'une mémoire DDR5 standard en compte environ 32 par canal. Le grand nombre de canaux E/S est nécessaire pour fournir la bande passante de données requise par les calculs d'intelligence artificielle (IA) haute performance.
Le récepteur en temps réel de l'équipe de recherche prend en charge une vitesse de transfert de données allant jusqu'à 14 gigabits par seconde (Gbps) par broche E/S HBM. Fabriqué selon un procédé de 28 nanomètres, ce récepteur ne consomme que 0,163 picojoule (pJ) par bit de données traité et occupe une surface de circuit de seulement 0,00547 millimètre carré. Les chercheurs ont atteint une haute précision en combinant un détecteur de phase basé sur une fenêtre temporelle (TWPD) avec une technique d'auto-étalonnage du décalage de tension en arrière-plan. Le TWPD, un capteur de synchronisation ultra-léger, crée un chemin de courant basé sur une infime différence de synchronisation entre deux horloges de référence et mesure la charge du signal d'entrée. Sa simplicité architecturale contribue à réduire la consommation d'énergie. La technique d'étalonnage du décalage en arrière-plan compare deux résultats d'échantillonnage consécutifs, permettant d'analyser séparément et indépendamment les informations de phase et de décalage. Les méthodes traditionnelles peinent à distinguer les deux, car elles sont toutes deux intégrées dans la même sortie du capteur.
Le suivi de phase en temps réel était déjà disponible pour les récepteurs de communication filaire, mais sa consommation d'énergie élevée et sa grande surface de circuit limitaient son application dans la HBM. Les récepteurs HBM actuels reposent généralement sur un processus d'apprentissage qui aligne la synchronisation lors de la première mise sous tension de la mémoire ou du système. En cas de dérive de phase pendant le fonctionnement, le transfert de données doit être interrompu pour permettre au système de se ré-entraîner et d'aligner la synchronisation, ce qui interrompt le transfert de données à haut débit et réduit la bande passante effective. Le professeur Park a indiqué que la HBM actuelle utilise une architecture d'empilement 2D à très haute densité de bits avec 2048 canaux. En raison des contraintes d'espace, il est difficile d'intégrer un récepteur en temps réel dédié à chaque canal. Une mise en œuvre commerciale plus probable consisterait à regrouper environ 32 canaux sous un seul récepteur, formant ainsi une architecture plus efficace. Il a ajouté que la réalisation de cette approche nécessite également des recherches supplémentaires en matière de conception architecturale au niveau de la puce et de commercialisation.
