fr.wedoany.com Rapport : Intel a déposé un brevet pour une nouvelle architecture mémoire à haute vitesse, baptisée Cross-Batch Memory (XBM), visant à résoudre les problèmes de coût et d’encapsulation du HBM traditionnel selon une approche différente. Ce brevet, publié le 2 juillet 2026 (déposé le 26 décembre 2024) et proposé par Underfox, décrit le XBM comme une « mémoire à ultra-large bande passante avec transistors en back-end ». Son objectif principal est de remplacer la DRAM traditionnelle et son interface ultra-large par des transistors de procédé back-end (BEOL) et des liaisons série UCIe (Universal Chiplet Interconnect Express) à base de petits chiplets génériques, tout en conservant des dimensions physiques comparables à celles du HBM4.

Pour comprendre les changements proposés par Intel, il est nécessaire de connaître le fonctionnement du HBM standard. Le HBM empile verticalement des puces DRAM sur une puce logique de base, connectées via des TSV (Through-Silicon Vias), et communique avec le processeur via un interposeur en silicium utilisant une interface parallèle extrêmement large (environ 1 024 bits par empilement). C’est cette largeur qui offre une bande passante élevée, mais elle entraîne également des coûts d’encapsulation élevés et une difficulté d’extension, car chaque ligne doit être acheminée entre la mémoire et la puce de calcul via l’interposeur. Alors que la vitesse des accélérateurs IA dépasse la capacité d’alimentation de la mémoire, le « mur de la mémoire » est devenu le principal goulot d’étranglement des performances, poussant presque tous les grands fabricants de puces à concentrer leurs innovations sur l’interface et l’empilement.

Le premier changement majeur du XBM réside dans sa structure. Alors que les cellules DRAM traditionnelles sont construites en procédé front-end (FEOL), le XBM transfère les cellules 1T1C en procédé back-end (BEOL), utilisant des transistors en couche mince pour construire la mémoire dans l’empilement de métaux et de vias au-dessus de la couche de transistors, permettant ainsi d’encapsuler la puce en de nombreux petits blocs mémoire adressables indépendamment.

Le deuxième changement concerne l’interface. Au lieu d’utiliser le PHY parallèle large du HBM, le XBM sérialise les données en faisceaux UCIe à 32 GT/s, la puce de base gérant les étapes de sérialisation/désérialisation. Le passage à une interconnexion standard de chiplet rend cette conception « native pour les chiplets », et selon Intel, son encapsulation est plus simple et moins coûteuse que celle des empilements HBM contraints par un interposeur. Le débit de 32 GT/s est déjà la vitesse maximale actuelle de l’UCIe, et l’interface fonctionne à la limite des spécifications.

Le brevet détaille la structure d’encapsulation mémoire (MoP) et le « porte-à-faux inversé », visant à réduire la hauteur d’empilement (hauteur Z) — le MoP traditionnel pouvant ajouter 300 à 350 micromètres — tout en éliminant les renforts utilisés pour contrôler le gauchissement et en alimentant directement la DRAM à partir du régulateur de tension. C’est la base de l’affirmation d’une « encapsulation plus petite et moins chère ».

Le XBM ne doit pas être confondu avec le ZAM (Z-Angle Memory), une architecture développée conjointement par Intel et SAIMEMORY, filiale de SoftBank. L’innovation du ZAM réside dans le côté de la liaison — un empilement de neuf couches par diffusion, utilisant principalement de la DRAM traditionnelle avec une épaisseur de silicium d’environ 3 micromètres entre les couches — et viserait environ le double de la densité de bande passante du HBM4, avec une commercialisation prévue pour 2029. Le XBM, quant à lui, est un dépôt indépendant d’Intel, modifiant à la fois les transistors DRAM eux-mêmes et l’interface. Cela montre qu’Intel explore au moins deux alternatives au HBM en parallèle. Actuellement, ce brevet a été déposé il y a 18 mois, sans produit ni feuille de route ; l’interface UCIe est déjà à sa limite de vitesse, et la DRAM BEOL n’a pas encore été validée à l’échelle de la fabrication.

Pour l’industrie, ce brevet indique qu’Intel cherche sérieusement des alternatives au HBM traditionnel. S’il est mis en œuvre avec succès, le XBM pourrait réduire considérablement le coût des systèmes IA en éliminant le besoin d’interposeurs en silicium coûteux.