fr.wedoany.com Rapport : Intel a dévoilé une architecture brevetée nommée XBM (Extended Bandwidth Memory). Cette technologie ne constitue pas une simple amélioration de la mémoire à large bande passante (HBM) existante, mais une innovation architecturale repensant l'agencement des transistors, visant le marché post-2030.
Dans la HBM traditionnelle, les cellules de mémoire DRAM (1T1C, soit un transistor et un condensateur) doivent être gravées dans la couche avant du silicium (FEOL) en bas de la puce. Avec le XBM, les transistors et condensateurs sont déplacés vers la couche d'interconnexion métallique arrière (BEOL), utilisant la technologie des transistors en couche mince pour construire les cellules de mémoire.
Cette conception améliore l'utilisation de la surface de la puce, permettant de placer davantage de canaux de traversée de silicium (TSV) par unité de surface, atteignant ainsi une bande passante cible équivalente à celle du HBM4 à des fréquences relativement basses. Côté interface, le XBM abandonne l'interface parallèle ultra-large et l'interposeur en silicium (Interposer) utilisés par le HBM, adoptant plutôt une liaison série UCIe (Universal Chiplet Interconnect Express) pour l'interconnexion entre puces, permettant une intégration « native à la puce ». Cette conception simplifie le processus d'encapsulation, autorisant des méthodes peu coûteuses comme le MOP (Molded-on-Package), réduisant potentiellement le coût global de fabrication. La capacité d'une seule puce XBM varie de 0,5 Go à 5 Go, avec un empilement multicouche de 8 ou 16 couches. Selon les informations divulguées par Intel, cette technologie devrait être commercialisée autour de 2030 et en est actuellement au stade du brevet et de la validation.
Au-delà du XBM, d'autres technologies de mémoire émergentes cherchent également des percées sous différents angles. Le HBF (mémoire flash à large bande passante) applique une architecture d'empilement 3D à la mémoire flash NAND, avec une capacité par empilement pouvant atteindre 512 Go, voire plus, et une bande passante proche du niveau HBM3, pour un coût unitaire de seulement 1/5 à 1/10 de celui du HBM. SK Hynix a déjà lancé une gamme de produits « AIN Series » incluant le HBF, et SanDisk prévoit de présenter des échantillons prototypes au second semestre 2026, avec une production commerciale en 2027. Cette technologie cible principalement les scénarios d'inférence IA à grande échelle et de lecture intensive, mais sa latence (microsecondes) reste d'un ordre de grandeur différent de celle du HBM (nanosecondes), et sa durée de vie en écriture est limitée. La ZAM (mémoire à angle Z) utilise une « interconnexion à angle Z » et une conception TSV intégrée, promettant de réduire la consommation d'énergie de transmission de données de 40 % à 50 % tout en maintenant une bande passante élevée, et d'augmenter la capacité par puce à 512 Go. Les solutions SRAM empilées en 3D (comme le Groq LPU) empilent verticalement la SRAM sur la puce de calcul, offrant une latence nanoseconde et une bande passante supérieure à 100 To/s, excellentes dans les scénarios d'inférence en temps réel, mais limitées par la surface et le coût pour les grands modèles à des centaines de milliards de paramètres. Des technologies comme le PIM (calcul en mémoire) et le CXL (Compute Express Link) offrent des compléments et optimisations au niveau de l'architecture système.
Actuellement, le marché du HBM est en situation de pénurie. Avec l'arrivée de la génération HBM4, la capacité par empilement atteint 48 Go (16 couches) et la bande passante dépasse le niveau To/s. Cependant, l'augmentation du nombre de couches d'empilement complexifie des problèmes tels que la précision du montage, le gauchissement des puces et la fiabilité des points de soudure, exerçant une pression non linéaire sur le rendement. En raison de la maturité du procédé de liaison hybride, des fabricants comme Samsung ont réévalué son calendrier d'adoption, et il pourrait ne pas être introduit même à la génération HBM5 ; le JEDEC a même assoupli la limite de hauteur des modules pour prolonger la filière technologique actuelle. La densité de capacité des DRAM monocouche ralentit, les problèmes de dissipation thermique et de consommation d'énergie liés à l'empilement multicouche deviennent de plus en plus préoccupants, et l'expansion de la capacité de production dans l'encapsulation avancée est également contrainte.
L'industrie estime que les avantages fondamentaux du HBM dans les scénarios d'entraînement IA — bande passante extrême, procédé d'empilement 3D relativement mature et intégration poussée avec les accélérateurs — ne peuvent être entièrement reproduits par aucune autre technologie à court terme. Nvidia a clairement indiqué qu'elle n'adopterait pas le HBF à court terme, maintenant le HBM comme solution de mémoire centrale pour l'entraînement, tout en utilisant une combinaison « AI SSD + CXL + optimisation logicielle » pour répondre aux besoins d'extension de capacité. Les technologies émergentes sont davantage complémentaires et hiérarchisées par rapport au HBM, plutôt que de le remplacer directement. Le HBM lui-même évolue également vers des solutions comme le SPHBM4, cherchant à étendre ses avantages fondamentaux à davantage de scénarios d'application, tels que les CPU et les puces réseau. Le processus de commercialisation du XBM d'Intel ne débutera qu'après 2030, sans impact substantiel sur la structure du marché du HBM à court terme.
Selon les données de TrendForce, la proportion de tranches de HBM par rapport à l'ensemble des tranches de DRAM chez les trois principaux fabricants devrait passer de 18 % à environ 30 % entre 2025 et 2027, tandis que la part de l'offre de bits HBM passera de 8 % à environ 13 %. TrendForce estime que les trois principaux fabricants augmenteront considérablement les prix du HBM en 2027. À court terme, la position du HBM dans la chaîne d'approvisionnement des calculs haut de gamme n'est pas affaiblie, mais pourrait même être renforcée par la rareté de l'offre.
